서버용이 고사양 , 대면적

서버용 FC-BGA 가 더욱 대면적이고 더욱 복잡하며 I/O 가 많다

층수면에서 노트북용이 10층이라면, 서버용은 16~18층이다 . 면적의 경우 노트북용이 대략 37x37 ㎜라면 , 서버용은 50x50 ㎜ , 60x60 ㎜ 수준이다 PC 용은 박판이고 , 서버용은 후판이다

물론 서버가 노트북보다 공간 제약이 덜하기 때문에 대면적 후판에 관대하다. 또한 Intel 은 서버 CPU 의 경우 현장 업그레이드를 위해 소켓을 사용하는데 이 소켓이 대면적의 원인이 된다. 이전 버전과의 호환성을 고려해야 하기 때문에 작은 패키지로 이동하기 어렵다. 이로 인해 서버용 FC-BGA 의 판가가 PC 용에 비해 평균 2~3 배 비싸고 , 서버용 FC-BGA 의 생산능력 잠식효과가 매우 크다

앞서 언급한 Intel 의 Xeon 서버 CPU 패키지 를 구체적으로 살펴보면 크기가 노트북 CPU 패키지보다 3배 이상 크다 Intel 은 서버 CPU 제품에 PoINT (Patch on Interposer) 패키 지 기술을 채용했다. 이름에서 보듯이 인터포저 위에 패치를 붙이는 방식이다 즉 ① 먼저 CPU 를 작고 밀도가 높은 패치 위에 실장하고 , ② 이 패치를 다시 더 크고 , 밀도가 낮은 인터포저 위에 실장한다 패치와 인터포저 모두 FC-BGA 기판이다

인터포저 구현 방법

인터포저의 일반적인 접근법은 ① Die 와 Die 간 라우팅을 위해 고밀도 재배선층을 결합한 다음 , ② BGA기판 내에서 다소 완화된 수준의 라우팅을 수행한다. 2.5D실리콘 인터포저 , FO MCM 또는 EMIB (Embedded Multi die Interconnect Bridge) 등의 솔루션이 고밀도 재배선층을 활용하고 Flip chip 형태로 더 큰 BGA 기판에 장착된다. 이러한 개념은 2017 년 부터 상용화됐고, 실리콘 인터포저, 3D TSV, FO MCM, Intel EMIB 등으로 발전하고 있다. 

모든 인터포저는 Die 와 Die 간 10,000개 이상의 연결을 가능하게 하는 미세 패턴 솔루션을 제공한다. 현재 GPU/CPU/ASIC 등과 메모리 , 송수신칩을 결합하는 패키지에 사용된다. 다만, 비싼 원가, 복잡한 조립 및 테스트 , 제한된 인터포저 공급능력 등이 극복 과제다.

인터포저 원가가 과제

원가 측면에서 본다면, TSV 공정을 포함한 수동 실리콘 인터포저 원가는 대략 ㎟ 당 5 센트로 파악된다. 이러한 원가 부담을 안고 복수 Die 전체 크기에 해당하는 대면적 실리콘 인터포저를 수용할 제품은 많지 않을 것이다 CoWoS (Chip on Wafer on (Chip on Substrate) 기술로 실리콘 인터포저 패키지 시장을 선도하고 있는 TSMC 도 저원가 대안 기술 CoWoS L) 로서 유기 재배선층 인터포저를 사용하는 방식을 선보였다 CoWo S L 은 부분적인 실리콘 인터포저를 유기 재배선층 인터포저에 통합하는 기술이다

- 흡연율은 남자(34.7%), 여자(5.9%) 모두 전년보다 소폭 감소하였으며, 음주율의 경우 남자(72.4%)는 증가하고 여자(43.2%)는 감소함

- '18년까지 감소 추세를 보이던 가정 실내 간접흡연 노출률(4.4%) 및 직장 실내 간접흡연 노출률(14.2%)은 전년보다 각각 0.5%p, 2.3%p 증가함

- 고위험 음주율은 12.1%로 전년보다 1.7%p 감소함

- '20년 우리나라 총인구는 5,178만 명이며, ‘28년에 5,194만 명으로 정점을 찍은 후 계속 감소할 것으로 전망됨

- ’20년 중위연령은 43.7세로 40년 전 21.8세 대비 두 배 수준으로 높아졌으며, 향후 매 10년마다 5~6세가량 높아질 것으로 전망됨

우리는 반도체 후공정 산업의 성장이 가속화될 것으로 판단한다. 2010년대 초반 스마트폰 산업의 고성장으로 인해 주목받았던 후공정 산업은 2015년 이후 스마트폰 산업의 침체, 파운드리 기업들의 수직 계열화 등으로 인해 성장세가 둔화되고, 수익성도 낮아졌다. 하지만, 최근 파운드리 공정 기술이 5나노 미만으로 초미세화되고, 반도체 칩의 입출력(I/O) 개수가 급격히 증가함에 따라 후공정 산업이 재차 주목받고 있다.

이런 최첨단 공정을 활용해 완성된 칩 다이(Die)를 후공정하기 위해서는 수백 개에서 1000개 이상의 I/O가 필요하고, 현재 상용화된 범프(Bump) 볼의 피치 간격은 350 마이크로미터 이상이다. 이에 따라 최근 AP(Application Processor)에 주로 활용되는 패키징 기술은 FO(Fan Out) 기술인데, 각각의 칩을 모두 FO로 패키징 하면 칩이 차지하는 면적이 너무 커진다. 

그래서 고안된 것이 SiP(System in Package)이다. SiP는 여러 종류의 칩을 하나의 패키지 안에 각종 수동 소자와 함께 구현한 것을 의미한다. 기존 SoC(System on Chip)는 모든 기능의 블록을 단일 칩으로 구현한 것이라면, SiP는 여러 블록을 개별적인 칩으로 구현한 후 패키징하는 것이다. 이런 SiP 기술이 더욱 발전하여 칩을 여러 층으로 쌓게 되는 것을 2.5D 혹은 3D Stacking이라고 일컫는다.

이러한 SiP 이상의 패키징 기술을 Advanced Packaging(이하 AP)이라고 부르는데, 전세계 AP 시장 규모는 2016년 230억 달러에서 2025년 422억 달러로 연평균 7% 성장할 것으로 전망된다. 전체 후공정 시장에서 AP가 차지하는 비중 역시 2016년 41%에서 2025년 49%로 높아질 것이다. 후공정 기업들 중 AP를 잘 다루느냐 아니냐에 따라 수익성이 크게 달라질 것으로 판단한다. 일부 파운드리 기업들은 추가적인 부가가치 창출을 위해 내부에서 후공정 사업을 영위할 수도 있을 것이다